En collaboration avec SynthWorks Design Inc., Aldec, Inc. annonce
aujourd’hui la mise ? disposition de la m?thodologie de v?rification ?
code ouvert OS-VVM? (pour Open Source – VHDL Verification Methodology)
en insistant sur le fait que le partenariat offrira une assistance
constante ? la communaut? des concepteurs VHDL.

La solution OS-VVM propose des m?thodologies avanc?es de test de
v?rification dont, notamment, la randomisation contrainte et ax?e sur la
couverture, ainsi que la couverture fonctionnelle. Elle offre aussi des
fonctions avanc?es aux concepteurs d’applications bas?es sur ASICS et
FPGA et utilisant le langage VHDL.

Les avantages de la solution OS-VVM incluent?:

• Elle donne acc?s ? des capacit?s avanc?es de randomisation et de
  couverture fonctionnelle (auparavant disponibles uniquement dans des
  m?thodologies de niveau syst?me) qui peuvent ?tre utilis?es dans
  n’importe quel banc d’essai?;
• Au lieu d’utiliser un solveur de contraintes, l’?quilibre de la
  randomisation est r?alis? en interaction avec le mod?le de couverture
  fonctionnelle, ce qui n?cessite moins de cycles?;
• La randomisation initiale est peaufin?e gr?ce ? un code proc?dural qui
  peut facilement m?langer des m?thodes dirig?es, algorithmiques, ? base
  de fichiers et des randomisations suppl?mentaires?;
• Un mod?le d’utilisation simple permet aux utilisateurs de devenir
  rapidement op?rationnels tout en gardant la libert? et la flexibilit?
  de continuer ? utiliser le langage HDL de leur choix.

Les versions r?centes des outils EDA Active-HDL et Riviera-PRO
d’Aldec offrent les capacit?s avanc?es de randomisation et de couverture
fonctionnelle fournies par la solution OS-VVM dans le menu Options de
VHDL-2008, c’est ? dire que des licences suppl?mentaires ne sont pas
requises.

SynthWorks, l’agent d’entretien des offres OS-VVM, propose ?galement des
formations approfondies pour la solution OS-VVM ainsi que des offres
suppl?mentaires pour cr?er des tableaux, des m?moires et des souvenirs,
et des interfaces d’abstraction.

Pour t?l?charger les solutions gratuites OS-VVM et d?couvrir les
ressources suppl?mentaires, notamment un livre blanc, un guide de
l’utilisateur, des mod?les de conception et les fichiers source du
langage VHDL, veuillez consulter le site?: http://www.aldec.com/en/solutions/functional_verification/os_vvm.

? propos d’Aldec

Bas?e ? Henderson dans le Nevada, Aldec Inc., un chef de file de la
v?rification de la conception ?lectronique propose une suite de
technologies brevet?es, comprenant?: la conception RTL, les simulateurs
RTL, la v?rification assist?e par le mat?riel, la v?rification des
r?gles de la conception, les c?urs IP, les v?rifications fonctionnelles
DO-254 et des solutions militaires et a?rospatiales. www.aldec.com

? propos de SynthWorks

SynthWorks offre des formations en techniques de v?rification VHDL de
pointe, y compris des tests bas?s sur les transactions, la mod?lisation
bus fonctionnelle, l’auto-contr?le, les structures de donn?es (listes
li?es, tableaux, m?moires), les tests dirig?s, algorithmiques, de
contraintes al?atoires, ainsi que des tests al?atoires ax?s sur la
couverture, et la couverture fonctionnelle. www.synthworks.com

Le texte du communiqu? issu d?une traduction ne doit d?aucune mani?re
?tre consid?r? comme officiel. La seule version du communiqu? qui fasse
foi est celle du communiqu? dans sa langue d?origine. La traduction
devra toujours ?tre confront?e au texte source, qui fera jurisprudence.